Verilog - Язык Проектирования Схем §8

Подписаться 5 тыс.

Просмотров 1,8 тыс.

50% 1

Verilog §8
Примеры проектирования цифровых схем:
Декодер кодов азбуки Морзе.
Исходные коды:
github.com/Jac...
Декодер кодов азбуки Морзе (цифры), лекция 15:
часть 1/3: • Цифровая схемотехника ...
лаб. работа: • Цифровая схемотехника ...
часть 2/3: • Цифровая схемотехника ...
лаб. работа: • Цифровая схемотехника ...
часть 3/3: • Цифровая схемотехника ...
лаб. работа: • Цифровая схемотехника ...
лекция 16: • Цифровая схемотехника ...
лаб. работа: • Цифровая схемотехника ...
Декодер кодов азбуки Морзе (буквы), лекция 23:
часть 1/2: • Цифровая схемотехника ...
лаб. работа: • Цифровая схемотехника ...
часть 2/2: • Цифровая схемотехника ...
лаб. работа: • Цифровая схемотехника ...
Другие видео на тему:
Verilog HDL - язык проектирования схем:
• Verilog - Язык Проекти...
Подключаем к ПЛИС(FPGA):
• Подключаем к ПЛИС(FPGA)
Quartus Prime:
• Quartus
Цифровая схемотехника:
• Цифровая схемотехника

Опубликовано:

5 окт 2024

Ссылка:

Скачать:

Готовим ссылку...

Добавить в:

Мой плейлист

Посмотреть позже

Комментарии : 5

@NRelectronics 4 года назад

Слава Богу канал Вы не забросили! Спасибо Вам!

@andreyg1511 4 года назад

Вы вернулись и это замечательно!

@None-sh9sw 4 года назад

Досмотрел таки отрывками. Не сразу понял магию например wire [2:0]CTLongQ; wire CTLongEq4Y = CTLongQ == 3'd4; Которая на самом деле представляет из себя "if CTLongQ == 3'd4" По автоматам - крайне медленно пробую переписывать на один always и отладка по симулятору, а потом пробовать укрощать signaltap без которого ловить нечего или лепить состояния-задержки.

@ПЛИСоводство 4 года назад

== это обычный оператор сравнения, если сравниваемые операнды равны (в нашем случае переменная и константа), то этот оператор возвращает 1, если нет то возвращает 0. Эта 1 или 0 и присваивается в CTLongEq4Y. По поводу автоматов - могу посоветовать изобразить алгоритм его работы на бумаге, а потом уже переносить его в код, обычно это помогает.