【2019/10/10】三星12層3D矽穿孔HBM領先業界、晶心科技RISC-V的發展現況～ 

3D封裝堆疊的對位問題已IC半導體廠曝光設備而言問題不大，因為位置及孔尺寸都是用micron單位來計算的，真正的問題是在製程的繁瑣上，以矽穿孔(Through Silicon Veil;TSV)為例，他要經過 1. 曝光，顯影，剝離開孔位加工位置。 2. 再以硫化氟，硫化碳氣體電將以具有方向性往孔位處轟打掉矽，且邊打邊在孔壁形成鈍化層，防止over-etching，這步驟是關鍵，孔壁扇形波紋不能出現，否則會有漏電，氣泡在後面出現。 3. 用SACVD或是更好的ALD在整個孔內敷上一層介質層。 3. 再以PVD敷上一層阻隔層Ti或Ta，或用更好的ALD敷上一層TiN，TaN。 4. 用奈米級顆粒金或鈀無電解方式把種晶鍍上孔壁。 5. 再用 Conformal或是Bottum-up把銅鍍入孔內並填滿孔。 6.用CMP磨掉孔上多餘的銅頭及阻隔層。 這裏面為鑽一個矽穿孔，算一下共用了多少不同的製程，耗時又耗工，成本是很高的。 更重要的是這些孔都是高Aspec Ratio，天生就與以上製程很相剋，所以台積電能給AMD做出來，實力及製程控制已達到相當高的火侯。

謝謝您，念本系又有人肯帶或分享，彼此互勉，一定更棒啊啊❤

曲博能不能把这个3D TSV的影片翻拍一下，最近因为HBM记忆体，这个工艺变得很重要，应该会有很多人感兴趣的

有人帶！真的可以讓外行人，或想知道的人更容易理解。

您的獵戶座能比高通華為穩嗎？？

畫質有待提升 錄製的網頁文字模糊 看得好難受

請問12層3D封裝，會打敗LTCC嗎? 在未來三年內哪個比較有優勢? 麻煩解惑，謝謝。

建議影片資訊可以簡單列個時間標籤 Ex: 00:30 HBM 10:07 RISC-V Thanks!

請問老師如何看待HBM散熱跟封裝良率問題？

12層io超難對準 8層就很厲害了

請問這個跟64層128層堆疊有相關嗎，謝謝

穿孔初期成本肯定很高....因為其中只要失敗一片就是報廢了

孔是一次打720um 不大可能一層一層打啦............

良率和散熱不知道怎樣

磨一磨就裂了，還100微米

Samsung1125又再說大話了 先搞好自己手機的CPU吧

都去年的新聞...