獨家開箱「最詳細FinFET半導體先進製造流程大公開」！新鮮人入職半導體科技業｜先進製程手把手教學｜製程工程師 製程整合工程師必學｜半導體專業知識課程系列｜台積電7奈米 5奈米 3奈米這樣做 

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自己碩論就是用high k的，雖然它們有較高介電常數，但能隙卻比較低，HfO2的能隙只有5.3但SiO2有9.7，在“相同厚度”下抵抗漏電的能力其實比SiO2低，所以high k其實要增加厚度來減少漏電流，可以簡單理解成增加電阻值，但電容值會跟著降低，因此得在其中取得平衡。

非常詳細的說明 給你一個讚

感謝精闢的解說! 對於正在學習相關知識的我非常受用!!

太讚了 很詳細有內涵 多說些相關題材🎉

真的分享得很仔細，期待下次可以分享有關半導體測試內容流程CP

學長太強了！

寶藏講解

超精闢的講解! 目前碩一正在學習半導體製程，感謝分享

很讚👍

S/D有打I/I嗎？ N28以後應該都是in Situ doped 了 直接在CVD 磊晶的時候參雜Phos/Boron 如果要打SDE或是LDD 應該是在EPI前

謝謝！

期待3D封裝的講解，3D封裝技術真的可以解決功耗、電路佈局等問題，應用在記憶體以外上面的表現是非常重要的。

太專業了

說明得很清楚, 給你一個讚, 不過建議要小心洩密問題, 畢竟很多製程技術會牽涉到一些半導體廠商的專利, 半導體技術現在很敏感, 每個國家都想要學, 而RU-vid是一個全球公開的平台

為什麼您可以這麼厲害！！

FinFET做的真正主要目的不是為了提升effective width，而是為了繼續微縮，做出更短通道元件，必須要提升gate對通道的控制能力，所以需要多閘極結構，進而演變成目前的GAA，FinFET其實真正發明人是日本人，下次可以講GAA元件，或是CFET

N7以後 well 已經不會用implant 了 避免RDF效應影響到sigma Vt PT stopper / SDE等會儘量用EPI

謝謝萊斯特精彩的解說。想請問同樣是double patterning的製程，為何在finfet用”sidewall image transfer”，到了metal要用兩張光罩？我想這兩種製程應該有各自的優缺點，成本也不盡相同，如何決定在哪個layer用哪種double patterning的製程呢？

Thanks

好屌

許願奈米壓印技術講解。

好厲害! 請問process flow是用什麼畫的?.ppt嗎?

滿滿乾貨！敲碗想聽投票19%的半導體測試

許願矽光子技術講解～

想聽EUV

問 為何 10:08長出 SiN跟 Poly層後又要把它們磨掉只剩下最下面的Poly層？ 覺得多此一舉，不知是圖有畫錯？或是什麼特別原因

跪求CoWoS-S CoWoS-L InFo 2.5D與3DIC Process flow

請問有機會介紹SADP嗎 ？

學習了

S/D 應該是用Insitu doping EPI不是用imp哦

很想聽半導體測試，但投票只有19%😂😂 因為遇到山友是在瑞昱工作，電機背景 他在做test 部門工作。所以感到好奇。有沒有機會跳槽

大佬牛逼 FinFET layout 也教一下

畫得真好 比很多論文還好

台GG買下去就對了

這個沒有pip的疑慮嗎?

痾老哥的片被盜去B站了

想知道CP test >

想聽GAA

不是用手磨一磨就出來了？

FDSOI不只GF在使用喔

9年前講FinFET還算新，現在講太晚了吧。現在要講3D IC bonding process。

謝謝！